在锁相环环路中提供了一定增益的buffer，怎样判断它的输入负阻不会引起不想要的振荡呢？

上官轩晖

kanon0530 发表于 2020-8-7 14:32
关于输入阻抗我又去看了一下，下图上方是buffer的输入阻抗实部，下方是atan（real（Z11）/imag(Z11)）。
...

只需要看负阻部分区域，看起来震荡边缘或者不震。如果震，也震不咋好，从幅度上来说，稍微有点噪声电路就就有实部的损耗了。关于是不是看成分布电路，看你的工作频率对应的波长，是不是要考虑模块之间的阻抗匹配。Kf稳定性是从S参数（入射波&反射波）角度看，反射波大于入射波，也就是S11,S22的模大于1。不是搞毫米波的，具体的我也记不太清了。

kanon0530

上官轩晖 发表于 2020-8-7 15:30
只需要看负阻部分区域，看起来震荡边缘或者不震。如果震，也震不咋好，从幅度上来说，稍微有点噪声电路就 ...

您的意思是不是说如果我能在所有corner下检查一下这个负阻的角度是不是同时满足震荡条件，就可以放心了。
这倒也是可以试试，写个ocean跑一下。
不过我比较奇怪的是为啥没有看到CMOS 锁相环文献里有人关心过这个问题，大家是不是有什么更直观的理论可以直接排除这个问题，认为它就不是个事儿。是不是真就可以放心说反正VCO自己是个强的震荡驱动源，分频器是个比较强的被驱动震荡源，别的部分拉不住它们。
不然岂不是所有的前后级接口都得扫一下才能放心，级数一多还挺麻烦的。

分布的话几十GHz在片上的波长还是毫米级的吧，buffer跟core还是比较近的，um级的，是不是不用考虑这个问题。不过看来各级分频器之间的连接距离还是会上升到一百um这个量级，到时候可能得提取寄生参数或者做个电磁仿真把连接线也算进去。