[求助] 输入时钟做输出

发表于 2020-8-28 22:12:27 | 显示全部楼层 |阅读模式

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请问各位大神，我在RTL级里一个输入时钟经过一个反相器后作为输出，请问这种在DC里既是时钟属性又做了数据输入的该怎么约束，我看DC后所报的时序路径感觉哪里不太对？为何DC会从时钟下降沿开始分析？

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