覆盖率问题

新嘴小王安子 · 发表于 2021-1-12 17:45:43

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一个Verilog文件中，包含include定义的一些宏参数
收集覆盖率的时候，如何不收集include文件中的一些覆盖率
比如

module a

include “aaa”

endmodule
如何在收集覆盖率的时候，不收集aaa的覆盖率

anpengfei · 发表于 2021-1-13 10:38:05

如果aaa是个module的话，可以从hierarchy上限制，如果不是的话好像不能实现吧

新嘴小王安子 · 发表于 2021-1-13 13:58:28

anpengfei 发表于 2021-1-13 10:38
如果aaa是个module的话，可以从hierarchy上限制，如果不是的话好像不能实现吧

好的，谢谢

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[讨论] 覆盖率问题