自举开关仿真

SEU_Bear

做自举开关仿真时，时钟信号频率为625M，根据相干采样的公式f/fs=N/1024，取N为61，输入信号频率为37.23144531MHz。对自举开关输出做FFT，得到波形。负载电容为300fF，开关管尺寸为2u/60n，track时间为500ps。跟随的时候vin和vout差小于2mV。但是为什么做出FFT的频谱有效位数很低？这里的Vin为理想的正弦波输入为什么有效位数只有8.几？


这是栅压自举的波形，因为反相器输出的采样时钟上有振铃导致自举电容切换时出现振铃，这个会影响输出频谱的线性度吗？

wjx197733

做1024点的fft，就是1024个时钟周期，即1024*(1/625M)=1.6384u，所以结束时间不是1.6385u，应该是1.6384u。
或者我的计算才是错的？？

另外sigle bins不要填0，根据楼主所选择的窗，填2~5等。我记得我以前用凯撒窗，这一栏我填5。

SEU_Bear

   

wjx197733 发表于 2021-8-12 11:12
做1024点的fft，就是1024个时钟周期，即1024*(1/625M)=1.6384u，所以结束时间不是1.6385u，应该是1.6384u。 ...

但是我输入频率满足相干采样的，窗函数选矩形窗不可以吗？signal bin的具体含义是什么啊？我用的都是默认

david_reg

建议用这种方法做fft
1. 设置fft为 calculate start time;
2. stop time设置为保持信号settle快结束的时刻；
3. 精确地输入采用频率和采用点数，然后自动计算开始时间；
需要确保理想输入源的fft结果是非常好的才能说明仿真及fft设置对了，如果VIN的fft结果不够好，可以试试增加仿真精度。

SEU_Bear

   

david_reg 发表于 2021-8-12 11:42
建议用这种方法做fft
1. 设置fft为 calculate start time;
2. stop time设置为保持信号settle快结束的时刻 ...

谢谢大佬的指导，这种做法确实有效，但是有时候仿出来输出的有效位数会比输入的有效位数还高，让我无法理解。。

wrss20080407

   

SEU_Bear 发表于 2021-8-12 12:41
谢谢大佬的指导，这种做法确实有效，但是有时候仿出来输出的有效位数会比输入的有效位数还高，让我无法理 ...

很明显，这种结果是不对的。
楼主的1.6385u是如何得到的?

xxc2366

   

SEU_Bear 发表于 2021-8-12 12:41
谢谢大佬的指导，这种做法确实有效，但是有时候仿出来输出的有效位数会比输入的有效位数还高，让我无法理 ...

您说的输入的有效位数是啥意思啊，给的输入信号不是一个理想的正弦信号吗，这有有效位数一说吗