各位大侠，怎么用Verilog设计串并转换电路啊

urol · 发表于 2008-6-16 17:06:25

看过这个代码

wyqkiss · 发表于 2008-6-16 17:56:11

原帖由 volcanozhd 于 2008-5-26 13:22 发表

 登录/注册后可看大图

/***************************************
简单的例子,仅供参考
楼上的说对,写漏了些东西,
改一改哈
***************************************/
`define data_width 32
`define right_shift
module example ...

哥们你弄的太复杂了
那些define要那些干嘛？
直接一点不就行了
还有下面那些`````号，不能综合的

huazai1984 · 发表于 2008-7-13 19:29:56

是啊，串转并，按位存就可以了吧。书上的

huazai1984 · 发表于 2008-7-14 22:35:30

有没有范例？可以综合的

rsheile · 发表于 2009-9-28 11:37:08

学习了。呵呵

mercury123456 · 发表于 2009-10-17 18:55:18

想学习。。。。。。。。。

tictactoe · 发表于 2009-10-17 22:12:00

自己动手写写就知道了

amin2008 · 发表于 2009-10-18 08:55:38

呵呵不错哦

cd_blnlfe7 · 发表于 2010-3-22 11:09:46

#UDLY 这个不推荐吧！

windhood911 · 发表于 2010-3-22 16:34:02

受教海鸥拉了拉

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