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查看: 2736|回复: 6

[求助] schematic用NC-verilog 生成netlist，单管会带pin描述，而门级的cell则只是net描述，是因为什么

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发表于 2021-11-3 16:29:52 | 显示全部楼层 |阅读模式
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kk2009
发表于 2021-11-4 05:21:40 | 显示全部楼层
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 楼主| 发表于 2021-11-4 10:01:53 | 显示全部楼层
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 楼主| 发表于 2021-11-5 14:53:59 | 显示全部楼层
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发表于 2023-10-9 17:05:24 | 显示全部楼层
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 楼主| 发表于 2023-10-27 18:30:45 | 显示全部楼层
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im2058
发表于 2025-1-8 15:00:37 | 显示全部楼层
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