DC综合、数字芯片后端、input_delay

qq1656313299

请问一下，DC综合时，当input_delay设置为时钟的40%时   setup 有点vio（违反值约时钟的5%）   但是 设置为时钟的35%时  setup又可以过（clock uncertainty设为时钟的10% ）。这个时候应该怎么办？还是说等到pr、pt的时候再解决？input_delay应该设置为多少？
(1)input是来自于模拟那边的，在流片之前模拟那边能知道input_delay 的值吗
(2)这个项目是netlist->netlist,就是先用芯愿景提取网表，再用DC直接换库  compile_ultra 后面加了 -incremental

qq1656313299

自己顶一下 希望有大佬 能够指点一二

lijiasen.xy

我也是新手，标记一下。
一般综合时设置的input_delay是时钟周期的60%左右把，除了这个还可以设置drive_cell,如果是模拟那边进来的话这个input_delay怎么计算就不太清楚了

陈涛

1）模拟部分的delay是可以通过spice simulation精确得到的
2）如果模拟部分的delay没有冗余，你的input delay就不能减少

netlist to netlist 的综合有时发挥不了新 standard cell 库的特性，要使用architecture optimization，这个在placement里面有

qq1656313299

   

陈涛 发表于 2022-3-9 13:59
1）模拟部分的delay是可以通过spice simulation精确得到的
2）如果模拟部分的delay没有冗余，你的input del ...

（1）请问结构级优化是在布局布线 placement里进行的吗？ 只用过布局布线 placement里面的时序修复，不了解布局布线里面的结构优化。（2）netlist->netlist的综合要加什么脚本  才能让 “INPUTS group”的setup vio得到修复

qq1656313299

   

lijiasen.xy 发表于 2022-3-9 10:12
我也是新手，标记一下。
一般综合时设置的input_delay是时钟周期的60%左右把，除了这个还可以设置drive_cel ...

刚添加drving_cell，对setup vio没有帮助，（1）input_delay和output_delay都设置为时钟的60%？

（2）这应该是个经验值 ，具体还得看模拟那边的仿真 情况。

陈涛

   

qq1656313299 发表于 2022-3-9 15:17
（1）请问结构级优化是在布局布线 placement里进行的吗？ 只用过布局布线 placement里面的时序修复，不了 ...

（1）ICC2 里面 opt.preroute_synthesis.architecture_booster_transform true 之后，会做 architecture opt
（2）可以增加 IO path 的 weight， 加强优化