设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜全文
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Digital Logic Design Using Verilog: Coding and RTL S ...
123456789下一页
返回列表 发新帖
查看: 16105|回复: 83

[资料] Digital Logic Design Using Verilog: Coding and RTL Synthesis, 2nd Edition @2022

[复制链接]
2046
发表于 2022-10-24 23:32:35 | 显示全部楼层 |阅读模式
回复

使用道具 举报

发表于 2022-10-25 05:21:30 | 显示全部楼层
回复 支持 反对

使用道具 举报

发表于 2022-10-25 07:55:36 | 显示全部楼层
回复 支持 反对

使用道具 举报

im.leo
发表于 2022-10-25 09:04:24 | 显示全部楼层
回复 支持 反对

使用道具 举报

发表于 2022-10-25 10:03:22 | 显示全部楼层
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

xuxms
发表于 2022-10-25 13:33:59 | 显示全部楼层
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

niuniu4
发表于 2022-10-25 15:15:14 | 显示全部楼层
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

发表于 2022-10-25 17:17:29 | 显示全部楼层
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

voild
发表于 2022-10-25 20:56:33 | 显示全部楼层
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

发表于 2022-10-25 20:57:06 | 显示全部楼层
回复 支持 反对

使用道具 举报

下一页 »
123456789下一页
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2026-1-13 08:55 , Processed in 0.039982 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表