innovus 软件preplace阶段除了加WELL_TAP, END_CAP ,Filler还需要加什么？

xingyun666666

xiaoyunbaixue 发表于 2022-11-7 08:36
我也是想搞弄这个问题，目前也不清楚。

打开你的db,看下，哪些pin加了什么cell，就知道了

suzhouwuyanzu

xiaoyunbaixue 发表于 2022-11-4 13:49
请问下，iso/lvl/psc分别指啥？目前数模接口已经加了，要用的IP也加了，就是不知道这些个buf是不是通过啥 ...

isolation cell
level shit
power switch
不同电压域和电源域要加
dcap看你们对电容有没有需求，比如在dynamic IR比较严重或者一些IP周围要填，有的区域是连续加，或者根据你design的特性在全局均匀的加

suzhouwuyanzu

xingyun666666 发表于 2022-11-4 14:50
io端口加io buf我理解，mem的端口也在FP时加cell?不太理解，没这么做过哦

看需求吧，有的公司会加，防止后期出现transition或者沟道出现glitch啥的

suzhouwuyanzu

数模之间在prePlace阶段可能会提前在模拟周围加一些cell，做防护用

xingyun666666

suzhouwuyanzu 发表于 2022-11-7 14:20
isolation cell
level shit
power switch

dcap看你们对电容有没有需求，比如在dynamic IR比较严重或者一些IP周围要填，有的区域是连续加，或者根据你design的特性在全局均匀的加

---请教，这个是先跑一次动态功耗分析？然后根据动态的功耗的实际在layout中的分布情况，有些地方加一点，有些地方连续加？可以说下：连续加，全局均匀的情况吗？感谢

xingyun666666

suzhouwuyanzu 发表于 2022-11-7 14:23
数模之间在prePlace阶段可能会提前在模拟周围加一些cell，做防护用

decap cell?在模拟IP附近还需要加其他cell吗？我记得PLL周围会加decap，好像不会加其他cell了，也可以是我记错了

xingyun666666

suzhouwuyanzu 发表于 2022-11-7 14:22
看需求吧，有的公司会加，防止后期出现transition或者沟道出现glitch啥的

这种我感觉理论上还行，但是实际上，我们在跑PR时，都是最后PT中修掉，不会preplace，前辈有过preplace提前加cell fix tran的经历吗？

xiaoyunbaixue

xingyun666666 发表于 2022-11-7 11:55
打开你的db,看下，哪些pin加了什么cell，就知道了

attachIOBuffer -baseName port_outputBuf_  -out   V5NBL_NID8U -port  -status placed  -selNetFile    ./port_output_net.list

attachIOBuffer -baseName port_inputBuf_    -in     V5NBL_NID8U -port  -status placed  -selNetFile   ./port_input_net.list
attachIOBuffer -baseName port_clkBuf_        -in     V5NBL_NID8U -port  -status placed  -selNetFile   ./port_clock_net.list