Verilog 接口问题

Emmet_73

TUJzzz 发表于 2023-2-20 17:19
verilog语法不支持二维数组作为输入输出端口吧？
我以前碰到过一样的问题，最终还是一个一个写了，会脚本的 ...

二维数组应该是支持的。

KongDu

bidrs 发表于 2023-3-2 09:25
你的写法是怎样， 报错的工具版本是？

我用的Vivado 2017.4


写法是  output reg [15:0] y_re [511:0];