CMOS高速电路设计的PMOS和NMOS的宽度比问题以及设计透视疑问

硅下亡魂

根据经典设计透视，反相器PMOS和NMOS的比在3.5左右时，VM到供电电压中点，上升时间和下降时间相同，信噪比好但速度慢，当比例为1.6-1.9时，速度快但信噪比不好。

但是在组合逻辑电路中，以NAND门为例，在《逻辑势》书中认为，在保证上升时间和下降时间相同的情况下，可以根据各层逻辑势相同得到一个固定的PMOS和NMOS宽度的比例x，当考虑非对称门时，得到最快比例根号x。但仍然大于1。

但是，如果多输入NAND门时，NMOS的串联会不会导致极大的上升延迟。在实际版图设计中，有没有后端的兄弟知道，真正最快的是什么样的版图，或者最常用的NAND版图里宽度比是怎样的。


另外，个人认为在设计透视中，下面对尺寸的推导是有问题的。且和逻辑势原版中的计算方法不符。有相同疑问的兄弟可以来讨论。

硅下亡魂

图片没有发上去。补一下

amodaman

你看的Logical Effort跟我看的不是一个版本，Figure 6.19在我这里找不到。

可以分享一下原书吗？

硅下亡魂

amodaman 发表于 2023-2-26 18:52
你看的Logical Effort跟我看的不是一个版本，Figure 6.19在我这里找不到。

可以分享一下原书吗？ ...

6,19是数字电路设计透视，中文版是周润德老师翻译的那本。

硅下亡魂

amodaman 发表于 2023-2-26 18:52
你看的Logical Effort跟我看的不是一个版本，Figure 6.19在我这里找不到。

可以分享一下原书吗？ ...

我和逻辑式原著对了一下，感觉这本术的推导有问题，好兄弟可以看我后面的一个帖子。我都列出来了。