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[求助] 如何在verilog里定义小数,为什么我定义输入xy是小数在真正运行时自动取整?

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发表于 2023-2-28 20:46:33 | 显示全部楼层 |阅读模式
发表于 2023-3-1 17:29:55 | 显示全部楼层
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发表于 2023-3-2 11:40:06 | 显示全部楼层
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 楼主| 发表于 2023-3-2 20:46:49 | 显示全部楼层
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发表于 2024-1-11 11:03:46 | 显示全部楼层
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 楼主| 发表于 2024-1-15 11:05:01 | 显示全部楼层
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