ICC关于长时钟树，时钟路径上的孔，总是和PG strip 连在一起的问题

icliupengzhi123

  请教各位老师，place做完，开始长时钟树时候，时钟树上的via孔，会与我打的PG strip 连在一起。不清楚工具为什么会时钟树会这么绕线。这样绕线会让时钟线和GND连在一起。不知道是哪里没有设置对呢

xdf666

没看懂。应该会自动做LVS检查的吧？能过DRC LVS就可以了吧？

icliupengzhi123

xdf666 发表于 2023-8-1 19:27
没看懂。应该会自动做LVS检查的吧？能过DRC LVS就可以了吧？

长时钟树时候，工具要规划怎么走对吧。换层打孔，绕线。但打孔的位置在电源地线上。这样就和电源地短接起来了。不知道您遇到过这种情况没有。我整个flow还没弄完。所以最后会不会LVS检查没问题。暂时还不清楚。

li441262673

1. 这个via是clock的global route；
2. 这个via是属于下面那个cell的；
3. 这个cell应该是A1出pin，但是你上面打了A2的power，所以via和你的PG short了。
解决方法：A2的PG下面不应该有cell pin，set_pnet_options -partial A2

icliupengzhi123

li441262673 发表于 2023-8-2 11:13
1. 这个via是clock的global route；
2. 这个via是属于下面那个cell的；
3. 这个cell应该是A1出pin，但是你 ...

好的 谢谢。这个via是clock的global rout。有在PG设置：set_pnet_options -complete {A2}，还是会出现via孔打到PG上面。
这个问题在clock rout之后，工具自动改过来了。工具默认会改掉。

li441262673

icliupengzhi123 发表于 2023-8-2 13:53
好的 谢谢。这个via是clock的global rout。有在PG设置：set_pnet_options -complete {A2}，还是会出现vi ...

这个命令在place阶段设，目的是不让在A2 PG下摆cell

icliupengzhi123

li441262673 发表于 2023-8-2 14:00
这个命令在place阶段设，目的是不让在A2 PG下摆cell

好的 谢谢