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[求助] AMS仿真,verilog写的数字模块中的wire信号怎么save和plot啊?

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发表于 2023-12-7 21:33:12 | 显示全部楼层 |阅读模式
发表于 2023-12-7 22:14:27 | 显示全部楼层
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发表于 2023-12-8 09:10:50 | 显示全部楼层
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发表于 2023-12-8 09:53:04 | 显示全部楼层
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 楼主| 发表于 2023-12-13 15:06:50 | 显示全部楼层
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 楼主| 发表于 2023-12-13 15:10:15 | 显示全部楼层
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发表于 2023-12-13 15:46:44 来自手机 | 显示全部楼层
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 楼主| 发表于 2023-12-18 03:34:40 | 显示全部楼层
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发表于 2025-5-11 02:19:25 | 显示全部楼层
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发表于 2025-6-11 11:12:26 | 显示全部楼层
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