一个PLL的设计遇到了困难

fatsnake001

tanborui123 发表于 2025-5-26 15:19
正常要保证温度变化带来的频率变化不超过一个档位的范围，目前这片子正准备去高低温下测试下
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我目前的测试结果是HOLD不住，高低温要切好几个档位。

tanborui123

fatsnake001 发表于 2025-5-26 15:46
我目前的测试结果是HOLD不住，高低温要切好几个档位。

你跑仿真的时候能hold住吗？不会仿真hold得住，测试hold不住吧，听你这么说我有点慌兄弟

fatsnake001

tanborui123 发表于 2025-5-26 15:50
你跑仿真的时候能hold住吗？不会仿真hold得住，测试hold不住吧，听你这么说我有点慌兄弟
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仿真也HOLD不住，但没测试这么HOLD不住

amswu

也许加varactor做温度补偿,这样保证一个子带能满足温度变化不失锁

fatsnake001

tanborui123 发表于 2025-5-26 15:50
你跑仿真的时候能hold住吗？不会仿真hold得住，测试hold不住吧，听你这么说我有点慌兄弟
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不用慌，兄弟，我的开关的电容用的不是变容管
高低温测试了吗，结果如何？

tanborui123

fatsnake001 发表于 2025-5-27 17:59
不用慌，兄弟，我的开关的电容用的不是变容管
高低温测试了吗，结果如何？

目前在测常温下的小数模式jitter，高低温箱有点问题，还没上高低温

fatsnake001

tanborui123 发表于 2025-5-29 15:38
目前在测常温下的小数模式jitter，高低温箱有点问题，还没上高低温

JITTER能到3PS以下吗，我们之前追求小KVCO，JITTER确实能到3PS以下。

tanborui123

fatsnake001 发表于 2025-5-29 18:35
JITTER能到3PS以下吗，我们之前追求小KVCO，JITTER确实能到3PS以下。

RJ确实在3ps以下，不过不是直接测试的时钟波形，因为这是TX芯片，port上发送的是prbs7码型，示波器cdr带宽在700多k时候，整数RJ在1.8ps，小数在2.7ps

少帅徐

增加个slow loop，让ring vco的绝大多数电流从这个slow loop出，这样vco的性能能满足条件，但是kvco也不会太大，slowloop设置的合理，不会影响主环路的特性，比如带宽什么的，slowloop主要用来覆盖pvt的变化

tanborui123

少帅徐 发表于 2025-5-30 09:58
增加个slow loop，让ring vco的绝大多数电流从这个slow loop出，这样vco的性能能满足条件，但是kvco也不会 ...

兄弟有没有讲这个的论文资料？