28nm及以下工艺的功率管画法

evlvu

看design rule文档，你可以特别看一下，NMOS ESD有没有drain space的要求，PMOS没写就是不需要。原因是，NMOS寄生NPN导通会snapback，加剧电流不平衡，而PMOS通常没有这个特性。smic写了可能跟他家PMOS结构有关。

knowworlds

我这边看到的是TSMC FINFET 7nm/6nm工艺下功率管没有用HIA管，就是普通管子，只有反向DIODE用了NDIO_HIA。我觉得可能是为了抗非常高的ESD对这个比较有要求，低一些的应该没有那么高的要求吧。实际上库里面是有带HIA的管子的，只是我们没用