sar adc每次比较时电压会跳变怎么解决

Yuki_IC

dxwn 发表于 2025-3-26 14:35
另外能否提供整个电路的时序 看一下你怎么处理系统的时序的

可以参考这篇论文，时序我描述不清楚，应该算基本sar逻辑的时序

HenrySiImperial

Yuki_IC 发表于 2025-3-26 01:25
这个是前仿umc90nm工艺下采样频率是50MHz，主要是改变比较器输入管尺寸可以明显看到波动的改变，所以 ...

这个因素感觉很多，先确认下你的 DAC开关的 RC settling特性是否能符合你的timing需求，看到有说kickback noise的但确实一般不会这么大，除非你的comparator第一集的gain过于小

Yuki_IC

HenrySiImperial 发表于 2025-3-30 03:19
这个因素感觉很多，先确认下你的 DAC开关的 RC settling特性是否能符合你的timing需求，看到有说kickback ...

这个gain是指哪个呢，因为我用的是比较简单的比较器，应该是没有pre-amp的。后面我发现比较器的尺寸稍微变化一点对整体ENOB的影响就很大，多谢建议，我来检查一下dac

HenrySiImperial

Yuki_IC 发表于 2025-3-30 05:55
这个gain是指哪个呢，因为我用的是比较简单的比较器，应该是没有pre-amp的。后面我发现比较器的尺寸稍微 ...

比较器尺寸变化当然是对ENOB影响很大的，做的时候要注意timing的细节，因为你做的是异步的SAR ADC，所以你内部clock时钟的产生和comparator的preamp + regeneration的时间有很大的关系。这个比较器结构你可以简化成 一个 preamp + latch，建议检查一下你的整体异步环路的timing是否能满足你的速度要求。preamp的gain很大的时候你的latch造成的噪声和offset在refer到输入端的时候要÷preamp的gain （A），你如果时许检查没问题的话可以看看。另外就是monotonic结构放大器的输入共模是一直在减小的，这点也要检查一下，刘博士的论文里应该写的非常清楚。

Yuki_IC

HenrySiImperial 发表于 2025-3-30 21:04
比较器尺寸变化当然是对ENOB影响很大的，做的时候要注意timing的细节，因为你做的是异步的SAR ADC，所以 ...

嗯嗯，我在设计的时候对内部节点和输出节点的时序还是有重点关注的，输入CM和DM也是按照最坏情况仿真的，比较结果基本没问题，就是很不理解为什么某个管子的尺寸稍微变化个1u这种量级，对整体ENOB影响就很大甚至是在不开噪声的情况下

dxwn

Yuki_IC 发表于 2025-3-26 18:22
这个应该是sar adc入门经典的论文复现吧50M也不算快了

50M是指ADC的转换速率，实际内部的时钟是更高频的。前仿真能过不代表后仿真在PVT下依然鲁棒，建议先从低速做起。

dxwn

dxwn 发表于 2025-3-31 11:22
50M是指ADC的转换速率，实际内部的时钟是更高频的。前仿真能过不代表后仿真在PVT下依然鲁棒，建议先从低 ...

要是不TO不要求有测试结果那么可以随意

Yuki_IC

dxwn 发表于 2025-3-31 11:22
50M是指ADC的转换速率，实际内部的时钟是更高频的。前仿真能过不代表后仿真在PVT下依然鲁棒，建议先从低 ...

嗯嗯确实，分析得出的结论是内部时钟会要高出许多倍，这个只是入门学习复现一下论文不用TO的，想多学习点细节的问题

HenrySiImperial

Yuki_IC 发表于 2025-3-30 16:29
嗯嗯，我在设计的时候对内部节点和输出节点的时序还是有重点关注的，输入CM和DM也是按照最坏情况仿真的， ...

确实有点怪，因为前仿真其实并没有PVT的影响，我感觉还是重点检查timing上的问题，找找这个问题的来源具体是哪一块，你增大comparator管子的大小其实是会影响timing的

dxwn

Yuki_IC 发表于 2025-3-31 00:29
嗯嗯，我在设计的时候对内部节点和输出节点的时序还是有重点关注的，输入CM和DM也是按照最坏情况仿真的， ...

图中的哪个管子呢 具体是怎样修改的 建议附上前后对比的电路图