sar adc每次比较时电压会跳变怎么解决

Yuki_IC

HenrySiImperial 发表于 2025-3-31 19:07
确实有点怪，因为前仿真其实并没有PVT的影响，我感觉还是重点检查timing上的问题，找找这个问题的来源具 ...

嗯嗯，我感觉时序的问题可能不大，主要是可能在某些点比较错误了，我理解的是前仿不开噪声的情况下，如果比较器每次比较都是正确的，理论上输出的数字码也应该是正确的，那ENOB应该就贴近理想情况了？

Yuki_IC

dxwn 发表于 2025-4-1 09:46
图中的哪个管子呢 具体是怎样修改的 建议附上前后对比的电路图

我是对照前人的工作修改的，这边有的文字记录如下：

调整一下尾电流管的尺寸（M7从和Mb一样的100u降到10u）再跑一次仿真：只剩下4bit

调整一下输入管的length（90nm调为200n）跑一下：也不行，降到8.9

把管子换成nn（之前用的lvt）试一下：9.38时的管子全换成普通管，仿出来只有9.2，但是这个时候kickback只剩下200uV左右

后续，把除buffer外的下拉管子管子尺寸（6u改为10u），ENOB达到了9.9？

dxwn

你有看过管子的工作区域吗

Yuki_IC

dxwn 发表于 2025-4-1 14:57
你有看过管子的工作区域吗

因为是动态工作的，所以工作区我只检查了clk高低的情况，看起来基本是正常的

RookieZu

加一级预放大或者做个buffer可以降低这个影响

dxwn

Yuki_IC 发表于 2025-4-1 15:08
因为是动态工作的，所以工作区我只检查了clk高低的情况，看起来基本是正常的
...

只剩4bit管子工作区域也全是正常的吗，方便把图贴上来吗

Yuki_IC

dxwn 发表于 2025-4-1 16:20
只剩4bit管子工作区域也全是正常的吗，方便把图贴上来吗

好问题，复现这个可能需要一些时间，最近比较忙，可能需要过两天才能发出来

HenrySiImperial

Yuki_IC 发表于 2025-4-1 05:15
嗯嗯，我感觉时序的问题可能不大，主要是可能在某些点比较错误了，我理解的是前仿不开噪声的情况下，如果 ...

看了看改尺寸的问题，要注意你的tail current的管子有足够强的能力load动总体流过differential pair的电流，再试试吧

Yuki_IC

HenrySiImperial 发表于 2025-4-2 22:49
看了看改尺寸的问题，要注意你的tail current的管子有足够强的能力load动总体流过differential pair的电流 ...

嗯嗯谢谢大佬，我再看看

Yuki_IC

dxwn 发表于 2025-4-1 16:20
只剩4bit管子工作区域也全是正常的吗，方便把图贴上来吗

下面两张图片是ENOB=4bit时的比较器的波形，图一是单独测试时的波形，此时vcm是1mV，vdm是100uV，此时都能正确判断。图二是放到adc中使用时比较器输入的波形，（此时比较器的管子用的都是lvt管），此时可以看到kickback是比较严重的，有1mV，我也比较怀疑是这个原因影响了ENOB，因为在单独测试时更严苛的条件都能实现比较